System Verilog 中的 RTL 有限状态机

有限状态机是数字硬件设计的基本组成部分。

讲师：Ninja S

您将学到什么

• 了解数字硬件中有限状态机的寄存器传输级 (RTL) 描述的设计模式
• 使用自检测试台进行 RTL 有限状态机的实际模拟
• RTL 有限状态机的综合
• 优化 RTL 有限状态机以减少延迟

探索相关主题

• 硬件
• 信息技术与软件

要求

• 数字硬件设计背景（电气或计算机工程）
• 接触 HDL（Verilog 或 VHDL）将会很有帮助
• 已修读课程“System Verilog 中的 RTL 基础知识”（推荐）

描述

本课程为实践课程，讲解如何使用 System Verilog 编写有限状态机 (FSM) 的 RTL（寄存器传输级）代码，该课程提供了一种结构化的方法，帮助您掌握数字逻辑应用的 FSM 设计。本课程以 RTL 基础知识为基础，面向具有中级数字逻辑设计或计算机/电子工程背景的学员。

本课程首先介绍有限状态机 (FSM)，它是一种用于顺序过程的计算模型，其中系统根据输入和预定义规则在有限状态之间转换。FSM 在硬件和软件中均用于控制通信协议、电源管理和错误处理等过程。

本章的核心重点是“RTL FSM 设计模式”，它提供了一种在 RTL 中描述 FSM 的结构化方法。它包含的关键步骤包括定义状态编码、使用 always_ff 分配下一个状态以及在 always_comb 中管理状态转换。其中涵盖的一个实际应用是使用 FSM 模式实现最大公约数 (GCD)，并详细讨论了仿真、综合和优化如何最小化状态。

本课程还强调了有限状态机 (FSM) 设计的效率，并介绍了诸如独热编码 (one-hot encoding) 等技术，这些技术可以简化逻辑并降低功耗。此外，课程还会根据状态计数和应用需求，讨论独热编码和二进制编码之间的权衡。

该课程辅以实践示例和模拟，利用定制的 docker 镜像等平台进行模拟 + 合成或 edaplayground dot com 进行实践经验。

本课程适合哪些人：

• 想要进入芯片设计领域的硬件工程师（EE、CE 或 CS）
• 希望在现有技能基础上进一步发展的 FPGA 和 ASIC 工程师