System Verilog 中的 RTL 基础知识

基础课程，帮助您为日益复杂的 RTL 设计做好准备

讲师：Ninja S

您将学到什么

• 清晰理解数字硬件设计的寄存器传输级（RTL）抽象
• 了解 System Verilog 中可合成子集和描述 RTL 的规则
• 组合逻辑参数化 RTL 示例的实际模拟和综合
• 时序逻辑参数化 RTL 示例的实际仿真和综合
• 结构化 RTL 设计实践，快速收敛功能代码

探索相关主题

• 硬件
• 信息技术与软件

要求

• 数字硬件设计背景（电气或计算机工程）
• 接触 HDL（Verilog 或 VHDL）将会很有帮助

描述

在训练营式课程中学习使用 SystemVerilog 进行 RTL 设计的基础知识。在您自己的沙盒环境中编写、仿真和综合 RTL。简短易懂的视频（最长约 3 分钟）可帮助您轻松掌握课程内容。

不要满足于那些仅仅提供浅显易懂的语法和基本示例的培训。我们的课程旨在深入探讨 RTL（寄存器传输级）设计的世界，帮助您全面理解其起源和核心原理。我们专注于教您如何编写结构良好、高效的 RTL 代码，避免陷入无休止、繁琐的迭代陷阱。我们的课程以众所周知的设计模式和与现实世界挑战高度相似的实用示例为基础，确保您所学的知识能够直接应用于行业。

每门课程都经过精心设计，以前一门课程为基础，逐步提升您的信心和能力，以最大程度地减少错误，创建行业领先的 RTL 设计。我们不仅教授语法，还会通过实际操作示例将其生动地呈现。我们将逐步指导您设置自己的本地沙盒环境，您可以在其中模拟和综合代码，从而突破专有工具的限制。

此外，您编写的每一段 RTL 代码都将配备一个测试平台来验证功能。我们还会更进一步，教您如何使用门级仿真检查综合后的网表。这种全面的实践教学方法正是我们课程与市面上其他课程的真正区别所在。

本课程适合哪些人：

• 想要进入芯片设计领域的硬件工程师（EE、CE 或 CS）
• 希望在现有技能基础上进一步发展的 FPGA 和 ASIC 工程师