用于数字设计和验证的 Verilog HDL 基础知识

通过实施组合/顺序数字电路和测试平台来建立强大的 Verilog 语言基础

讲师：Ovidiu Plugariu

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你将会学到的

• 掌握 Verilog 语言基础，为 ASIC / FPGA 设计可合成数字电路
• 区分 Verilog 结构/数据流/行为设计风格以及如何/何时在数字设计和验证中使用它们
• 从原理图或功能规范开始，使用 Verilog HDL 实现组合和顺序数字电路
• 从功能规范开始为数字电路创建和仿真 Verilog 测试平台
• 使用工业级模拟器检查在测试台中接收激励的数字电路的行为（免费用于学术目的）
• 80 多个可下载代码示例、电路和测试平台的明确视觉解释，为您提供更高的保留率和加速学习

要求

• 编程语言的基本概念（如 C/C++/Python）
• 对硬件描述语言感兴趣。您将在本课程中了解有关用于设计和验证的 Verilog HDL 的所有内容
• 对数字微电子、数字电路设计和验证感兴趣

说明

您是初学者还是对使用 Verilog 硬件描述语言进行数字电路设计感兴趣的爱好者？您之前是否尝试过学习 Verilog HDL，但发现它非常具有挑战性？您是否好奇您是否具备成为数字芯片设计师或功能验证工程师所需的条件？那么你来对地方了！

Verilog 硬件描述语言简单如 A,B,C

您将学习数字电路理论的基础知识，我们将把大部分精力集中在使用 Verilog 使用真实数字电路实现实际编码示例。毕业后，您将在 Verilog HDL数字设计和功能验证方面打下坚实的基础。

从数字设计的角度来看，您将能够：

• 从数字电路图/原理图开始，为 ASIC/FPGA 实现可合成的 Verilog 代码
• 从功能描述开始，为 ASIC / FPGA 实现可综合的 Verilog 代码

从功能验证的角度来看，您将能够：

• 了解数字电路的功能描述并为其创建刺激
• 实施自检测试台以验证数字电路的功能

您将轻松区分不同的 Verilog 编码风格（结构、数据流、行为）以及如何使用它们来设计可合成的数字电路。您将看到使用 Verilog 建模数字电路是多么容易！

在课程结束时，您将掌握 Verilog 行业级编码技术，以获得数字设计或验证的最佳结果。

了解如何使用工业级 Verilog HDL 模拟器

模拟是设计现代数字芯片的关键部分，因此您将安装并学习如何使用Modelsim – Intel FPGA Edition（学术目的的免费版本）。您将能够创建项目、模拟您的 Verilog 代码并使用世界一流的模拟器解释输出。

课程大纲

本课程专为对数字微电子、数字电路设计和验证感兴趣的初学者量身定制。该课程包含超过 158 节简短的讲座，其中一半以上是标有Action Time的动手练习。每个动作时间都有可下载的资源，您可以使用 Modelsim 立即进行模拟。这些部分中的大多数还包含对您的挑战，因此您将编写超出初始功能的额外代码。

您的第一个 Verilog 示例将类似于普通编程语言（如 C）来学习运算符，并且，我们将一起逐步推进到硬件描述语言结构，其中 Verilog 过程并行执行。

您将学习如何将 Verilog 用于组合逻辑和时序逻辑，以及如何结合结构/数据流/行为编码风格来获得具有特定功能的数字电路。随着您的前进，您的电路将变得更加复杂，其中一些由子电路的层次结构组成。

您将在课程中实现的 Verilog 组合电路：逻辑门、加法器、比较器、二进制编码器/解码器、优先级编码器、多路复用器/解多路复用器、七段显示解码器、算术逻辑单元 (ALU) 等…

您将在课程中实现的 Verilog 时序电路：触发器、锁存器、移位寄存器（PIPO、PISO、SIPO、SISO）、线性反馈移位寄存器、同步计数器、分频器、序列检测器等…

接下来，您将试验 Verilog 功能和任务以及如何在测试平台和设计中使用它们。

在最后几章中，您将设计存储器（SRAM 和 ROM）、有限状态机以及更复杂的电路，如 FIFO 甚至数据加密模块。

目标成功的工作流程！

我们每次都一起完成这个过程……我解释了 Verilog 代码背后的故事，以便在课程结束时，您将能够编写故事背后的 Verilog 代码。

为什么要学习 Verilog HDL？

您周围设备中的所有芯片都使用 Verilog 设计的可能性超过 50%。

作为数字设计或功能验证工程师工作意味着今天设计明天的技术。这意味着拥有一份令人兴奋且具有挑战性的工作，并对世界产生巨大影响。由于只有不到 2% 的工程师选择了这条路，而且半导体行业从未如此忙碌，我很确定你会在其中找到一个好位置。

Verilog 是学习 SystemVerilog 的良好基础，SystemVerilog 是半导体行业非常流行的面向对象设计和验证语言。

我为什么创建这门课程？

作为一名工科学生，我发现学习 Verilog 非常具有挑战性，因为它的学习曲线非常陡峭，而且你需要大量的专业知识才能运行一个简单的示例。正因为如此，大多数学生放弃学习 Verilog 以从事数字设计或验证的职业，这也对他们的学业成绩产生负面影响。

经过 10 多年的行业经验、数千小时的 Verilog 学习和学术研究，我觉得我找到了过去没有的缺失拼图。本课程将向您展示使用 Verilog 进行数字电路设计的美丽和简单！

准备好？设置… GO！

感谢您对用于数字电路设计和功能验证的 Verilog HDL 感兴趣！

准备好开始掌握 Verilog HDL 基础知识以进行数字设计和验证了吗？让我们开始这美妙的冒险吧！

此课程面向哪些人：

• 计算机科学、电子学、电信学和微电子学专业的学生，​​他们想为他们的项目和教职分配学习 Verilog
• 想要学习 Verilog 硬件描述语言的电子和微电子爱好者
• 渴望成为数字设计工程师或功能验证工程师的初学者
• 数字微电子和数字电路设计的初学者对 Verilog 硬件描述语言感到好奇